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 全球最小CFET架构！三星首次实现42奈米3D堆叠电晶体技术
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【卡城华人网 www.calgarychina.ca】 2026-06-17 11:03 免责声明： 本消息未经核实，不代表网站的立场、观点，如有侵权，请联系删除。 |
根据韩媒Business Korea报导，三星今（17日）宣布，其半导体研发中心研究人员首次在全球实现闸极间距为42奈米的3D堆叠电晶体结构。该研究近期在日本京都举行的「2026 VLSI Symposium」中获选为最佳论文。 报导指出，这项研究的意义在于，将最初应用于记忆体半导体的垂直堆叠概念扩展至逻辑半导体领域。在NAND快闪记忆体方面，三星透过V-NAND突破储存容量限制；在DRAM方面，则透过在AI时代堆叠多层晶片的HBM技术，引领核心记忆体市场。 
三星电子半导体研发中心主任Kwon Wook-hyun指出，回顾许多资深研究人员的发展历程，透过垂直堆叠结构突破面积限制，例如NAND Flash中的V-NAND与DRAM中的HBM都是代表例子，这种发展趋势也自然而然延伸至逻辑半导体。 报导指出，现有逻辑半导体透过在平面上并排排列电晶体来提高整合度，但随着元件间距缩小，抑制电性干扰变得愈发困难，微缩已接近极限，因此业界开始关注透过上下堆叠提升效能的下一代结构。 三星电子半导体研发中心技术长Jung Young-chae表示，随着电晶体间距缩小，绝缘层也会变薄，低于一定程度后绝缘效果就会消失，但若将装置改为垂直堆叠，水平限制就会消失，像是从一片低密度的独栋住宅区，演变成多层混合用途大楼。 透过该技术，研究团队实现42奈米的闸极间距，优于业界既有最小48奈米的水准，并透过一种全新结构，直接连接上下层电晶体，进一步提升整合密度。Kwon Wook-hyun表示，「42奈米是至今业界实现最小的电晶体间距，同时我们也首次实现上下电晶体直接连接的结构」。 研究人员预期，该技术将有助于未来AI与高效能运算半导体竞争力的提升。三星半导体研发中心首席研究员Hwang Dong-hoon表示，透过垂直堆叠结构，可在相同面积内放入更多电晶体，这种架构非常适合实现AI时代客户所需求的小面积、低功耗与高效能。 三星也表示，未来计划持续推动后续研究以迈向实际产品应用。 来源：科技新报 编辑(Edit) 删除(Delete) |
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